第五节　算术逻辑单元

　　针对每一种算术运算，都必须有一个相对应的基本硬件配置，其核心部件是加法器和寄存器。当需完成逻辑运算时，势必需要配置相应的逻辑电路， 而ALU电路是既能完成算术运算又能完成逻辑运算的部件。

一、ALU电路

　　下图是ALU框图。图中A_i和B_i为输入变量；K_i为控制信号，K_i的不同取值可决定该电路作哪一种算术运算或哪一种逻辑运算；F_i是输出函数。

　　现在ALU电路已制成集成电路芯片，如74181是能完成四位二进制代码的算逻运算部件，其外特性如下图所示。

　　74181有两种工作方式：正逻辑和负逻辑。下表列出其算术/逻辑运算功能。

　　以正逻辑为例，B₃～B₀和A₃～A₀是两个操作数，F₃～F₀为输出结果。C_-l表示最低位的外来进位，C_n+4是7418l向高位的进位；P、G可供先行进位使用。M用于区别算术运算还是逻辑运算；S₃～S₀的不同取值可实现不同的运算。例如，当M=1，S₃～S₀=0110时，74181作逻辑运算A⊕B；当M=0，S₃～S₀=0110时，74181作算术运算。由上表可见，在正逻辑条件下，M=0，S₃～S₀=0110，且C_-l=1时，完成A减B减1的操作。若想完成A减B运算，可使C_-l=0。需注意，74181算术运算是用补码实现的，其中减数的反码是由内部电路形成的，而末位加“1”，则通过C_-l=0来体现。尤其要注意的是，ALU为组合逻辑电路，因此实际应用ALU时，其输入端口A和B必须与锁存器相连，而且在运算的过程中锁存器的内容是不变的。其输出也必须送至寄存器中保存。

二、快速进位链

　　随着操作数位数的增加，电路中进位的速度对运算时间的影响也越大，为了提高运算速度，本节将通过对进位过程的分析设计快速进位链。

　　1．并行加法器

　　并行加法器由若干个全加器组成，如下图所示。n+1个全加器级联，就组成了一个n+1位的并行加法器。

　　由于每位全加器的进位输出是高一位全加器的进位输入，因此当全加器有进位时，这种一级一级传递进位的过程，将会大大影响运算速度。

　　由全加器的逻辑表达式可知：

和

进位

　　可见，C_i进位有两部分组成：本地进位A_iB_i，可记作d_i，与低位无关；传递进位 ，与低位有关；可称 为传递条件，记作t_i则：

　　由C_i的组成可以将逐级传递进位的结构，转换为以进位链的方式实现快速进位。目前进位链通常采用串行和并行两种。

　　2．串行进位链

　　串行进位链是指并行加法器中的进位信号采用串行传递。

　　以四位并行加法器为例，每一位的进位表达式可示为：



　　由上式可见，采用与非逻辑电路可方便地实现进位传递，如下图所示。　

　　若设与非门的级延迟时间为t_y，那么当d_i、t_i形成后，共需8t_y使可产生最高位的进位。实际上每增加一位全加器，进位时间就会增加2t_y。n位全加器的最长进位时间为2nt_y。

　　3．并行进位链

　　并行进位链是指并行加法器中的进位信号是同时产生的，又称先行进位、跳跃进位等。理想的并行进位链是n位全加器的n位进位同时产生，但实际实现有困难；通常并行进位链有单重分组和双重分组两种实现方案。

　　(1)单重分组跳跃进位。单重分组跳跃进位就是将M位全加器分成若干小组，小组内的进位同时产生，小组与小组之间采用串行进位，这种进位又有组内并行、组间串行之称。
　　以四位并行加法器为例，对其进位表示式稍作变换，便可获得并行进位表达式：



　　可得与其对应的逻辑图。如下图所示。

　　设与或非门的级延迟时间为1.5t_y，如与非门的级延迟时间仍为1t_y，则d_i、t_i形成后，只需2.5t_y就可产生全部进位。
　　如果将16位的全加器按四位一组分组，便可得单重分组跳跃进位链框图，如下图所示。

　　不难理解在d_i、t_i形成后，经2.5t_y可产生C₃、C₂、C₃、C₃四个进位信息，经10t_y就可产生全部进位，而n=16的串行进位链的全部进位时间为32t_y，可见单重分组方案进位时间仅为串行进位链的三分之一。
　　但随着n的增大，其优势便很快减弱，如当n=64时，按4位分组，共为16组，组间有16位串行进位，在d_i、t_i形成后，还需经40t_y才能产生全部进位，显然进位时间太长。如果能使组间进位也同时产生，必然会更大地提高进位速度，这就是组内、组间均为并行进位的方案。

　　(2)双重分组跳跃进位。双重分组跳跃进位就是将n位全加器分成几个大组，每个大组又包含几个小组，而每个大组内所包含的各个小组的最高位进位是同时形成的，大组与大组间采用串行进位。因各小组最高位进位是同时形成的，小组内的其他进位也是同时形成的（注意两小组内的其他进位与小组的最高位进位并不是同时产生的），故又有组(小组)内并行、组(小组)间并行之称。下图是一个32位并行加法器双重分组跳跃进位链的框图。

　　图中共分两大组，每个大组内包含4个小组，第一大组内的4个小组的最高位进位C₃₁、C₂₇、C₂₃、C₁₉是同时产生的；第二大组内4个小组的最高位进位C₁₅、C₁₁、C₇、C₃也是同时产生的，而第二大组向第一大组的进位C₁₅采用串行进位方式。

　　以第二大组为例，分析各进位的逻辑关系。

　　例写出第八小组的最高位进位表达式：



　　式中 仅与本小组内的d_i、t_i有关，不依赖外来进C_-l，故称D₈为第八小组的本地进位： 是将低位进位C_-1传到高位小组的条件，故称T₈为第八小组的传送条件。

　　同理可写出第五、六、七小组的最高位进位表达式：

　　第七小组

　　第六小组

　　第五小组


　　进一步展开又得：

　　可得大组跳跃进位链，如下图所示。

　　由图可见，当D_i、T_i(i=5～8)及外来进位C_-1形成后，再经过2.5t_y便可同时产生C_l5、C₁₁，C₇、C₃。至于D_i和T_i它们都是由小组产生的，按其逻辑表达式可画出相应的电路如下图所示。

　　可见，每小组可产生本小组的本地进位D_i和传送条件T_i以及组内的各低位进位，但不能产生组内最高位进位，即

　　第五组形成D₅、T₅、C₁₄、C₁₃、C₁₂，不产生C₁₅；

　　第六组形成D₆、T₆、C₁₀、C₉、C₈，不产生C₁₁；

　　第七组形成D₇、T₇、C6、C5、C4，不产生C₇；

　　第八组形成D₈、T₈、C₂、C₁、C₀不产生C₃。

　　用上两种类型的线路可构成16位加法器的双重分组跳跃进位链框图，如下图所示。

　　由此可计算出从D_i、T_i、及C_-1(外来进位)形成后开始，经2.5T_y形成C₂、C₁、C₀和全部D_i、T_i；再经2.5T_y形成大组内的四个进位C_l5、C_l1、C₇、C₃；再经过2.5T_y形成第五、六、七小组的其余进位C_l4、C₁₃、C₁₂、C₁₀、C₉、C₈、C₆、C₅、C₄，可见，按双重分组设计n=16的进位链，最长进位时间为7.5T_y，比单重分组进位链又省了2.5T_y。随着n的增大，双重分组的优越性显得格外突出。
　　机器究竟采用哪种方案，每个小组内应包含几位，应根据运算速度指标及所选元件等诸方面团素综合考虑。
　　由上述分析可知，D_i和T_i均是由小组进位链产生的，它们与低位进位无关。而D_i和T_i又是大组进位链的输入，因此，引入D_i和T_i可采用双重分组进位链，大大提高了运算速度。
　　74181芯片是4位ALU电路，其四位进位是同时产生的，多片74181级联就犹如本节介绍的单重分组跳跃进位，即组内(74181片内)并行，组间(74181片间)串行。74181芯片的G、P输出就如本节介绍的D、T。当需要进一步提高进位速度时，将74181与74182芯片配合，就可组成双重分组跳跃进位链，如下图所示。

　　图中74182为先行进位部件，两片74182和8片74181组成32位ALU电路，该电路采用双重分组先行进位方案，在此图中74182还提供了大组的本地进位G和大组的传送条件P。